数字后端工程师
上海瑾讯微信息技术有限公司
- 公司规模:150-500人
- 公司性质:民营公司
- 公司行业:计算机软件
职位信息
- 发布日期:2023-11-08
- 工作地点:天津
- 工作经验:3-4年
- 学历要求:硕士
- 职位月薪:3.8-7.2万
- 职位类别:数字后端工程师
职位描述
岗位职责:
1、设计和开发数字电路后端实现方案,包括RTL设计、逻辑综合、时序分析、物理设计和布局布线。
2、进行数字电路实现过程中的时序约束开发和验证,确保设计符合功能、性能和功耗要求。
3、确保实现的数字电路满足物理设计规则,如DRC、LVS,EMIR和可靠性规则等。
4、参与验证和确认数字电路的功能正确性LEC和可靠性。
5、协作工作,与团队中的RTL设计工程师、物理设计工程师和验证工程师一起确保设计的准确性和成功交付。
岗位要求:
1、3年以上数字电路后端设计经验。
2、熟悉Verilog和System Verilog RTL设计语言和流程。
3、熟练掌握数字电路后端实现工具,如DC、ICC2、Innovus、PrimeTime等。
4、有经验处理数字电路的时序分析和约束开发。
5、了解物理设计和布局布线的基础知识。
6、了解DFT的基础知识和设计要求。
7、掌握脚本工具(如Tcl,Perl)的经验。
有FPGA,高速接口设计(例如DDR,PCIe,Ethernet,Serdes)优先。
职能类别:
数字后端工程师
1、设计和开发数字电路后端实现方案,包括RTL设计、逻辑综合、时序分析、物理设计和布局布线。
2、进行数字电路实现过程中的时序约束开发和验证,确保设计符合功能、性能和功耗要求。
3、确保实现的数字电路满足物理设计规则,如DRC、LVS,EMIR和可靠性规则等。
4、参与验证和确认数字电路的功能正确性LEC和可靠性。
5、协作工作,与团队中的RTL设计工程师、物理设计工程师和验证工程师一起确保设计的准确性和成功交付。
岗位要求:
1、3年以上数字电路后端设计经验。
2、熟悉Verilog和System Verilog RTL设计语言和流程。
3、熟练掌握数字电路后端实现工具,如DC、ICC2、Innovus、PrimeTime等。
4、有经验处理数字电路的时序分析和约束开发。
5、了解物理设计和布局布线的基础知识。
6、了解DFT的基础知识和设计要求。
7、掌握脚本工具(如Tcl,Perl)的经验。
有FPGA,高速接口设计(例如DDR,PCIe,Ethernet,Serdes)优先。
职能类别:
数字后端工程师
公司介绍
瑾讯微专于类智能云服务器、智能终端以及智能机器人的核心处理器芯片,公司拥有一支高水平核心技术团队,在系统级超大规模集成电路设计、射频/模拟/电源电路设计、人工智能算法、音视频算法、图像处理、通信协议等领域具有深厚的理论和实践基础,同时公司***专家包括所有芯片/传感器设计***期刊和会议,如JSSC, TCAS1, ISSCC, VLSI, CICC, ISCAS 等 ? 和TI,Intel,台积电,华为,中兴等企业10年以上项目合作经历。
我们足中国大陆,总部设在上海,拥有杭州、成都、西安、北京等分公司,公司人数超过120人、研发人员占比超过90%,拥有专利近80项、核心专利占比超过85%。
我们足中国大陆,总部设在上海,拥有杭州、成都、西安、北京等分公司,公司人数超过120人、研发人员占比超过90%,拥有专利近80项、核心专利占比超过85%。
联系方式
- 公司地址:上海市浦东新区盛荣路88弄盛大源创谷2号楼 (邮编:518000)
- 电话:18576405923