数字后端工程师
西安紫光国芯半导体有限公司(原华芯半导体)
- 公司规模:150-500人
- 公司性质:外资(非欧美)
- 公司行业:电子技术/半导体/集成电路
职位信息
- 发布日期:2018-02-06
- 工作地点:上海-浦东新区
- 招聘人数:若干人
- 学历要求:本科
- 语言要求:英语 熟练
- 职位月薪:200000-450000/年
- 职位类别:集成电路IC设计/应用工程师
职位描述
职位描述:
Responsibilities:
1. Responsible for Synthesis, timing closure
2. Responsible for developing digital designs with emphasis on backend, including Floor-plan, power planning, Place, CTS and Route.
3. Work with Front-end designers to optimize timing/area/power of the design implementation and perform static timing analysis.
4. Optimization and Verification of layout for tape-out (including RC extraction, ECO, DRC, LVS).
5. Power IR drop analysis and optimization, area and parasitic layout optimization, chip size optimization.
6. Static Timing analysis (Prime Time) and setup/hold fix.
7. Formal Verification for equivalence checking (Formality).
8. Generation of fill structures according to technology requirements.
Requirements:
1. 2-4 years experience in backend design flow (APR) with proven SOC tape-out experience.
2. RTL(verilog) coding and style checking
3. Scripts based on makefile, perl, TCL or csh/tcsh
4. Clock-domain-cross checking
5. Logic synthesis or physical Synthesis(Design Compiler)
6. Static timing analysis (Primetime)
7. Experienced in Synopsys/Cadence automatically physical implementation tools and flows (IC-Compiler/ Astro / SOC-Encounter/ Milky-way/ Star-RCX) is a plus.
8. Experience with one or more scripting languages (Perl, TCL, or Shell) to make reusable automatically flow is a plus.
9. Experience and knowledge about FE design (RTL code, flow) and verification is a plus.
10. Good analytical and debugging skills.
11. Good command of English.
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Responsibilities:
1. Responsible for Synthesis, timing closure
2. Responsible for developing digital designs with emphasis on backend, including Floor-plan, power planning, Place, CTS and Route.
3. Work with Front-end designers to optimize timing/area/power of the design implementation and perform static timing analysis.
4. Optimization and Verification of layout for tape-out (including RC extraction, ECO, DRC, LVS).
5. Power IR drop analysis and optimization, area and parasitic layout optimization, chip size optimization.
6. Static Timing analysis (Prime Time) and setup/hold fix.
7. Formal Verification for equivalence checking (Formality).
8. Generation of fill structures according to technology requirements.
Requirements:
1. 2-4 years experience in backend design flow (APR) with proven SOC tape-out experience.
2. RTL(verilog) coding and style checking
3. Scripts based on makefile, perl, TCL or csh/tcsh
4. Clock-domain-cross checking
5. Logic synthesis or physical Synthesis(Design Compiler)
6. Static timing analysis (Primetime)
7. Experienced in Synopsys/Cadence automatically physical implementation tools and flows (IC-Compiler/ Astro / SOC-Encounter/ Milky-way/ Star-RCX) is a plus.
8. Experience with one or more scripting languages (Perl, TCL, or Shell) to make reusable automatically flow is a plus.
9. Experience and knowledge about FE design (RTL code, flow) and verification is a plus.
10. Good analytical and debugging skills.
11. Good command of English.
职能类别: 集成电路IC设计/应用工程师
关键字: LPS APR 数字后端
公司介绍
西安紫光国芯半导体有限公司前身为西安华芯半导体有限公司,是由原奇梦达科技(西安)有限公司2009年5月改制重建的基础上发展起来的。公司2003年作为德国英飞凌科技存储器事业部在西安成立,在2006年,伴随着存储器事业部从英飞凌科技全球拆分上市成为奇梦达科技,奇梦达科技(西安)有限公司也随之成立并开始作为一家独立的公司运营。2009年,浪潮集团收购原德国奇梦达科技(西安)有限公司进行改制重建并更名为西安华芯半导体有限公司。2015年,同方国芯电子股份有限公司收购西安华芯半导体有限公司并更名为西安紫光国芯半导体有限公司。
目前公司拥有300余名员工,其中包括国家“千人计划”专家1人、西安市“5211”计划海外高层次人才2人,外籍专家和海外留学归国人员10余名,研发工程师260多人,60%拥有硕士或博士学位,公司拥有掌握核心设计测试技术的存储器和集成电路国际化团队。公司核心业务是存储器设计开发,以及自有品牌存储器产品量产销售,和专用集成电路及特殊定制存储器设计开发服务。同时还承担着国家科技重大专项“核高基”和国家高技术发展计划“863”等多个存储器领域的重大专项研究项目和课题。
西安紫光国芯 DRAM存储器研发团队拥有从产品立项、指标定义、电路设计、版图设计到硅片、颗粒、内存条测试及售前售后技术支持等全方位技术积累,所开发产品工艺技术包括从110nm、90nm、80nm和70nm的沟槽技术到65nm、46nm、45nm、38nm和25nm的叠层电容技术;设计的存储器芯片产品覆盖SDR、DDR、DDR2、DDR3、GDDR3和LPDDR DRAM,其中二十余款产品实现全球量产和销售;存储器模组产品包括服务器内存模组(RDIMM和FBDIMM)、笔记本内存模组(SODIMM)和台式机内存模组(UDIMM),三十余款模组产品实现全球量产和销售。公司也开发有NAND FLASH存储器产品线。公司在开发自有品牌存储器产品的同时,也提供定制存储器的交钥匙开发服务,已经成功为国际一流存储器公司开发过多款存储器产品,并实现全球量产销售。
西安紫光国芯同时拥有数字电路和混合电路专业设计团队,提供基于世界领先工艺的大规模数字集成电路的设计验证服务。公司具备从设计规格到芯片流片完整流程的设计经验,包括:设计实现、功能验证、综合和DFT、物理实现、时序、物理检查及流片。公司在过去几年中成功为客户完成了十余款基于65nm/40nm/28nm/14nm工艺的SoC芯片设计和流片,帮助客户降低成本、高效地将产品带到市场。目前正在为包括给美国和日本著名公司在内的多家公司提供通讯及SoC芯片的开发服务。
西安紫光国芯的测试中心建立于2003年,配备存储器产品量产测试(Advantest T5571/T5581H/T5585/T5593)、设计验证和分析测试(Verigy93000、HP95000、 Mosaid4205ex、IMS116/317)等多种机台以及其它各种配套测试测量设备,可提供DRAM、FLASH、SRAM和逻辑产品的测试分析,以及颗粒和模组产品的小批量测试服务。根据客户的需求,可以提供从开放实验室到全面解决方案等不同级别的测试服务;同时也可以提供从存储器产品测试知识到特殊测试设备的使用和开发等各方面的培训与咨询,满足客户的多种需求。
西安紫光国芯是国家发改委和工信部等五部委联合认定的“国家规划布局内集成电路设计企业”、科技部认定的“国家火炬计划重点高新技术企业”和“高新技术企业”、工信部认定的“集成电路设计企业”、西安市科技局授予的“西安市存储器工程技术研究中心”,并拥有挪威船级社ISO9001:2008质量认证。公司拥有丰富的高端集成电路设计测试经验和完善严谨的产品开发流程管理及质量管理体系。
目前公司拥有300余名员工,其中包括国家“千人计划”专家1人、西安市“5211”计划海外高层次人才2人,外籍专家和海外留学归国人员10余名,研发工程师260多人,60%拥有硕士或博士学位,公司拥有掌握核心设计测试技术的存储器和集成电路国际化团队。公司核心业务是存储器设计开发,以及自有品牌存储器产品量产销售,和专用集成电路及特殊定制存储器设计开发服务。同时还承担着国家科技重大专项“核高基”和国家高技术发展计划“863”等多个存储器领域的重大专项研究项目和课题。
西安紫光国芯 DRAM存储器研发团队拥有从产品立项、指标定义、电路设计、版图设计到硅片、颗粒、内存条测试及售前售后技术支持等全方位技术积累,所开发产品工艺技术包括从110nm、90nm、80nm和70nm的沟槽技术到65nm、46nm、45nm、38nm和25nm的叠层电容技术;设计的存储器芯片产品覆盖SDR、DDR、DDR2、DDR3、GDDR3和LPDDR DRAM,其中二十余款产品实现全球量产和销售;存储器模组产品包括服务器内存模组(RDIMM和FBDIMM)、笔记本内存模组(SODIMM)和台式机内存模组(UDIMM),三十余款模组产品实现全球量产和销售。公司也开发有NAND FLASH存储器产品线。公司在开发自有品牌存储器产品的同时,也提供定制存储器的交钥匙开发服务,已经成功为国际一流存储器公司开发过多款存储器产品,并实现全球量产销售。
西安紫光国芯同时拥有数字电路和混合电路专业设计团队,提供基于世界领先工艺的大规模数字集成电路的设计验证服务。公司具备从设计规格到芯片流片完整流程的设计经验,包括:设计实现、功能验证、综合和DFT、物理实现、时序、物理检查及流片。公司在过去几年中成功为客户完成了十余款基于65nm/40nm/28nm/14nm工艺的SoC芯片设计和流片,帮助客户降低成本、高效地将产品带到市场。目前正在为包括给美国和日本著名公司在内的多家公司提供通讯及SoC芯片的开发服务。
西安紫光国芯的测试中心建立于2003年,配备存储器产品量产测试(Advantest T5571/T5581H/T5585/T5593)、设计验证和分析测试(Verigy93000、HP95000、 Mosaid4205ex、IMS116/317)等多种机台以及其它各种配套测试测量设备,可提供DRAM、FLASH、SRAM和逻辑产品的测试分析,以及颗粒和模组产品的小批量测试服务。根据客户的需求,可以提供从开放实验室到全面解决方案等不同级别的测试服务;同时也可以提供从存储器产品测试知识到特殊测试设备的使用和开发等各方面的培训与咨询,满足客户的多种需求。
西安紫光国芯是国家发改委和工信部等五部委联合认定的“国家规划布局内集成电路设计企业”、科技部认定的“国家火炬计划重点高新技术企业”和“高新技术企业”、工信部认定的“集成电路设计企业”、西安市科技局授予的“西安市存储器工程技术研究中心”,并拥有挪威船级社ISO9001:2008质量认证。公司拥有丰富的高端集成电路设计测试经验和完善严谨的产品开发流程管理及质量管理体系。
联系方式
- 公司地址:上班地址:西安市高新区高新六路38号腾飞研发中心A座4楼