深圳招聘

Responsibilities

* Work with project leader closely to finish device architecture design

* Work with System Engineer closely and provide input to the writing of System Functional Specifications of the products, i.e. be an active part in the early design phase of a product

* Write both module level and device level specifications in English

* Develop synthesizable RTL using System Verilog per module/device specification

* Documentation for related tasks, also be responsible for document review, code inspection and other tasks required by quality process

* Work with hardware and software engineers in the integration of FPGA

Requirements

* Bachelor Degree in Electrical or Compuer Engineering

* Minimum 3 years working experiences on FPGA or ASIC design

* Familiar with FPGA design tools: Mentor Questa, Xilinx ISE/Vivado, etc.

* Ability to produce consistent quality under pressure

* Excellent interpersonal and communication skills

公司简介
     深圳捷誊技术有限公司（JetIO），专注3D NAND企业级高性能 SSD存储和智能计算加速产品。主要面向大数据、数据库、云计算、人工智能、HPC等高性能信息化应用领域，及数据采集、挖掘、分析、处理等应用领域。
     公司核心团队主要来自于多伦多大学、清华大学、国防科技大学、科研院所以及国内知名企业，在集成电路芯片设计、企业级高性能存储、大数据应用等领域拥有国际一流的技术能力。
     捷誊存储以卓越的存储和计算技术帮助客户提升价值，致力于成为世界领先的存储和加速解决方案提供商。


公司福利
1、和谐的工作环境；
2、专业技能的培训；
3、多元化的职业发展通道；
4、有竞争力的薪酬与股票期权；
5、完善的员工福利：基本工资、业绩提成、六险一金（入职即缴纳五险一金+商业保险）、年终奖金、带薪年假、周末双休、法定节假日休息、餐补、话补、加班出租车费报销、弹性工作制、免费培训、过节费、旅游基金、部门活动福利、公司活动福利、年度体检。