苏州招聘

Key Responsibilities:
主要工作内容
- Understand the ASIC design/verification flow to accomplish targets.
了解ASIC设计/验证流程，完成设计验证目标
- Develop infrastructure and environment for IP/SoC level design verification.
为IP/SOC级设计验证开发基础设施和环境
- Closely working with Design/Architecture/Verification team to develop new verification component.
与设计/架构/验证团队紧密合作，开发新的验证组件

Preferred skills and experience:
技能与经验要求
- Major in Electrical Engineering, Computer Science or related
电子工程、计算机科学或相关专业
- Good understanding on ASIC design verification flow
深入理解ASIC设计验证流程
- RTL coding with Verilog/System Verilog and familiar with front-end design flow and C/C++ programming experiences
有Verilog /system Verilog的RTL项目经验，熟悉芯片设计的前端流程和 C/C++ 编程
- Knowledge on Perl, OVL, SVA, SV, UVM, OVM, script programming etc.
了解Perl、OVL熟悉ASIC设计验证流程、SVA、SV、UVM、OVM、脚本编程等

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