苏州招聘

Key Responsibilities:
主要工作内容
- Design for Test (DFT) RTL design and coding quality (CDC/LEDA) improvement.
DFT逻辑设计以及相关代码质量检查，包括CDC/LEDA等；
- Scan insertion, DRC clean, ATPG and pattern simulation
扫描链的插入，根据DRC报告修改相关设计，测试向量的生成及仿真；
- Support synthesis owner to fix DFT related netlist issues
配合综合工程师解决逻辑综合过程中所有与DFT相关的问题，保证网表质量
- Work with architect and designer to develop test plan.
同架构及前端设计工程师一起开发测试计划；

Preferred skills and experience:
技能与经验要求
- Master in EE related major;
微电子工程硕士或相关专业;
- Knowledge/Experiences on ASIC/SoC design, simulation and debug;
ASIC/SoC 设计，验证相关的知识；
- Verilog coding experience;
RTL设计经验；
- Fast learning and hard working.
敢于挑战，能够在短时间内掌握新的知识与技能；
- Knowledge on DFT design, including JTAG, MBIST and ATPG is a plus.
了解DFT设计相关知识，包括JTAG, MBIST,ATPG等；

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