上海招聘

Responsibilities：
Candidate will be responsible for Verilog RTL coding, test pattern generation and FPGA verification of TV picture enhancement algorithm. Knowledge of Primetime or Design Time for timing analysis and experience with TV signal processing is highly desirable.
Qualifications:
1. BS/MS/Ph.D in Electrical Engineering
2. Good understanding of Verilog / System Verilog coding and at least 3 years of Digital design experience.
3. Familiar with function verification flow.
4. Familiar with FPGA verification flow.
5. Familiar with Matlab/C algorithm development flow.
6. Position requires strong analytical skills, team player attributes and excellent communication skills.

工作职责：
1. 主要负责电视图像增强算法的RTL 编码, 算法架构设计和测试向量生成；
2. 具有Primetime，Design Time等时序分析的知识，有电视信号处理方面的经验优先。
任职资格：
1. 电子或微电子相关专业本科及以上学历；
2. 至少3年以上IC数字设计经验，能够深刻理解Verilog/ 编码；
3. 熟悉功能验证流程，熟悉System Verilog编制测试平台；
4. 熟悉FPGA功能验证流程；
5. 熟悉Matlab/C算法开发流程；
6. 必须具备较强的分析能力，团队合作精神和出色的沟通技巧。

晶晨半导体—Amlogic
1995年创立于美国加利福尼亚圣克拉拉，2001年在中国上海成立晶晨半导体(上海)有限公司，并陆续在深圳、北京、香港、台北设立分支机构，分公司及分支机构，专业从事高性能多媒体芯片的设计、研制和应用，现已成为全球领先的无晶圆半导体系统设计公司。
 
经过十几年的潜心开发，晶晨半导体拥有众多的专业IP、音视频处理技术专利和高清多媒体处理引擎，创造了业内先进的AML Meson系统多核并行处理器技术及3D图形处理技术，为世界领先的消费电子品牌客户和OEM/ODM客户提供半导体整体解决方案。
 
公司先后推出DVD、HVD、数码相框、平板电脑、机顶盒、流媒体电视、互联网电视、智能电视等一系列芯片，并在市场上取得非常出色的业绩，积累了TCL、创维、海信、海尔、飞利浦、索尼、夏普、小米、阿里巴巴、乐视等众多国内外知名客户。