南京招聘

Job Duties:

1. Work with ASIC architect to define micro architecture specification of major functional blocks
2. Utilize your design skill to develop RTL code in Verilog/System Verilog HDL and produce high performance, low power, optimized design netlist using industry standard synthesis tools. Resolve timing issues through static timing analysis
3. Work with DV engineers to define test plan and coverage analysis, resolve all design issues by debugging with DV engineers in a timely manner
4. Work with physical design engineers to resolve any issues arising from backend flow requirement, including DFT, power optimization, timing closure, etc.
5. Participate in pre-silicon validation using FPGA platform, and post silicon bring up on EVB
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Requirement:

1. BSEE or equivalent is a must, MSEE is preferred
2. Ideal candidate should have minimally 3-7 years of IC design experience
3. Familiar with Verilog/System Verilog design flow with industry standard EDA tools
4. Domain knowledge in networking ASICs, such as Ethernet PCS/MAC layer or higher layer in IP stack, is definitely a plus
5. Experienced with unix/linux scripting language such as perl, tcl, Python, etc.
6. Good English communication and documentation skill is a plus

岗位职责

1、制定数字逻辑电路模块的规格文档；

2、运用硬件描述语言（Verilog/System Verilog等）完成数字电路的模块设计；

3、协助验证工程师完成模块验证, 对验证计划提出建议并积极参与验证覆盖率分析。 及时解决模块中的bugs；

4、协助后端设计工程师完成物理实现；

5、参与芯片测试；

任职资格

1、电子类专业本科以上学历，硕士学历优先；

2、三年以上工作经验；

3、熟悉硬件描述语言，如Verilog、System Verilog等；

4、熟悉脚本语言，如perl、tcl, Python等；

5、有网络芯片设计经验， 特别是拥有以太网底层电路， 协议栈知识的员工会给与优先考虑；

6、具备优秀的团队合作和沟通协调能力。

福利待遇:

1、五险一金：养老、医疗、失业、工伤、生育、公积金；

2、年终奖金、绩效奖金；

3、享有国家规定的法定节假日及带薪年假（年假、婚假、产假、病假等待遇）；

4、周末双休、弹性工作时间；

5、定期团建、下午茶、过节礼品、团队聚餐、年度体检、生日礼品；

6、公司提供单身公寓，环境好；

7、办公环境舒适、地铁10号线直达、附近多个公交站点交通十分便利。

南京益昂由多名业界高度认可的集成电路领域专家和高管创建的，致力于高性能专业通信芯片产品的开发和推广。依托其领先的混模电路技术，强大的DSP算法及丰富的产品研发，量产及市场推广经验，立足于中国，放眼全球市场。其产品在5G网络，数据中心云计算，智能驾驶等领域有广泛的应用。公司迄今获得了由华登国际，中芯聚源，IDG资本，SIG，红杉资本等业界***投资机构共计近3亿元股权投资。公司总部益昂通信技术有限公司位于南京，为研发及运营的主体，同时在美国硅谷设有研发中心。