南京招聘

Frontend  synthesis tool 用于将Verilog或者VHDL的可综合描述转化成由专用单元组成的门级网表

1. 负责synthesis tool中所采用的相关算法的研究和实现，包括 AST generation, RTL level optimization，logic optimization，technology mapping相关的算法研究和实现.

2. 与他人协作建立良好的编码规范，设计模式和开发平台；   

3. 参与设计方案评审和测试计划评审；

4. 编写所负责模块的设计文档和测试需求文档；

5. 解决和跟踪synthesis tool的相关的问题。

职位要求：

1. 硕士3年及以上工作经验；

2. 精通算法和数据结构，了解多线程，多进程并行编程；

3. 具有多个完整的软件项目开发经验；

4. 具有FPGA综合器，编译器开发背景者优先 ；

5. 熟悉logic synthesis相关算法者优先；

6. 了解Verilog设计或者IC验证者优先；

7. 研究方向对口的博士无需工作经验；

8. 良好的分析和解决问题的能力，喜欢探索新的技术；

9. 良好的英文阅读能力和算法理解能力，良好的团队合作能力。

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