南京招聘

职位描述：
Responsibilities：
Responsible for all aspects of chip backend design, including floor planning, place and routing, CTS, timing convergence iterations/optimization, and final DRC/LVS.
Qualifications:
1. BSEE, MSEE or higher.
2. At least 5 years experience of large ASIC backend designs.
3. Experience with Synopsys and/or Cadence design tools.
4. Have 65/40/28nm experience is better.
5. Good communication skills, team spirit.

工作职责：
负责整个芯片或模块的布局布线设计, 包括布局规划, 布局布线, 时钟树生成, 时序优化和收敛, 以及 DRC/LVS物理验证.
任职资格：
1. 电子工程或微电子专业本科及以上学历；
2. 至少5年以上大规模集成电路芯片后端设计经验；
3. 具有使用Synopsys 或Cadence 设计工具的相关经验；
4. 最好有65/40/28nm设计经验；
5. 良好沟通能力和团队精神。 举报 分享

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