合肥招聘

            岗位职责：1. 负责根据模块SPEC，利用UVM验证环境生成模块级和系统级验证激励数据实施软、硬协同验证；2. 理解模块及芯片设计规格，根据设计SPEC对设计制定测试计划，开发或利用既有模块级和系统级验证测试平台，基于高级硬件语言如SystemVerilog的直接测试案例和随机化测试案例设计及功能覆盖率生成；3. 负责产生和维护验证过程相关设计文档及报告任职要求：1. 电子工程或微电子类专业；2. 熟练使用逻辑仿真及调试工具，如VCS, NCSIM, Verdi等；3. 熟练使用Verilog/SystemVerilog, SVA,等硬件设计验证语言；4. 掌握UVM/OVM/VMM验证方法学，有开发可复用易移植的层次化验证环境经验；5. 掌握使用脚本语言进行设计工具及环境开发如Makefile，Perl, Shell, TCL等；6. 掌握基于断言验证方法，能够根据项目要求产生测试计划，产生代码及功能覆盖率，熟悉网表级带反标仿真验证调试       

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