成都招聘

Responsibilities

1.    Design high performance and high-quality ASIC modules from specification to RTL implementation

2.    Lead team and responsible for module level spec creation, RTL coding, Lint/CDC check, synthesis, formal check, and timing closure.

3.    Co-work with Modeling Team to delivery architecture spec

4.    Co-work with Verification team/SW team to validate the chip design.

5.    Participate in lab bring up and validation, debug and support

Skill requirement

1.      10+ years of experience in Networking ASIC digital design or architecture.

2.      Hands-on experience on Verilog HDL coding, able to implement IP/Modules from scratch.

3.      Experience on Team management or leadership.

4.      Experience on Ethernet Networking Protocols, such as IPv4/IPv6, VXLAN Tunnel.

5.      Familiar with Forwarding/Learning concepts and implementation.

6.      Knowledge of System Verilog and UVM verification is a plus

7.      Good at Unix/Perl/Python scripting is a plus.

8.      Highly motivated, positive, detail oriented and responsible.

9.      Good team player and good communication skills.

Site: SH、NJ、HZ、CD

杭州云合智网技术有限公司致力于全球领先的以太网交换核心芯片和云原生软件解决方案的研发和推广。云合以低延迟和高速为基础原则，帮助超级互联网企业，大型行业企业和运营商打造下一代新型网络和数据中心，首发产品将拥有高密度、大容量、支持固定配置和模块化交换机等特性。
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