成都招聘

1.协助团队针对处理器核心流水线和相关逻辑执行RTL设计

2.对设计进行优化，以满足时序、功耗、性能等指标

3.与系统和软件工程师团队合作定义高级架构

4.参与下一代高性能处理器内核的微体系结构定义

5.协助设计验证，FPGA功能验证，综合，功耗降低，时序收敛和平面布置

职位要求：

1.电子或计算机等相关专业硕士以上学位

2.具有3年以上高性能微处理器设计和微体系结构经验

3.具有5年以上的Verilog RTL开发经验，精通CPU，SOC或ASIC设计工具

4.具备从设计到产品流片到芯片调试的开发经验具备以下基本专业知识：

- 处理器架构，逻辑设计，高速数据总线- 高速电路的RTL设计技术，省电技术

- 物理设计和验证方法

- 了解P&R以及时序收敛概念

5.具备以下一项或多项技能和经验者优先：

- 有x86或ARM架构（ISA）的经验，有高速数据总线设计经验

- 熟悉综合流程和静态时序分析- 微处理器设计测试（DFT）

- 时钟，复位，加电顺序和电源管理经验者优先熟练Perl，Shell或TCL编程

北京奕斯伟智慧技术有限公司总部在北京，由多位行业资深的清华校友创立，基于创新架构和核心专利，专注研发前沿领域的高性能并行计算处理器和系统，加速深度学习，大数据处理和计算机视觉等应用，同时保持灵活统一的软件编程接口，支持主流深度学习框架和大数据处理平台。我们崇尚创新，鼓励团队协作，充分发挥每个人的非凡才能。作为我们充满活力的团队的一员，你将获得无与伦比的机会，开发新一代AI加速芯片和系统