成都招聘

1. 负责向后端团队交付网表和时钟约束文件，并通过EDA工具对交付的数据做严格的质量检查

2. 负责网表级插入测试电路(DFT)以及存储单元自测试电路(Mbist)

3. 协助后端完成芯片平面布置(Floorplan)，收敛时序

4. 协助逻辑设计工程师团队规划利于物理实现的系统架构，层次构架，时钟构架，总线构架等

5. 协调前端和后端，优化时序，功耗，面积等

6. 与团队同事协作开发风格统一，利于扩展的EDA流程环境

 

任职要求：

1. 电子工程等相关专业本科及以上学历, 硕士两年以上，本科三年以上EDA工具或者芯片整合(Integration)经验

2. 熟悉Tcl/Perl/Shell等常用脚本语言

3. 熟悉一项或多项下列EDA工具以及相关流程

• Lint and CDC check

• DCG synthesis

• DFT or Mbist insertion and pattern generation

• Formality Check

• STA

• CLP

1. 具备下列经验者优先

• 16nm 以下工艺成功流片经验

• 熟悉从RTL到网表交付所有流程

• 具备后端流程相关知识

• 具备一定的逻辑设计经验

• 有复杂系统时钟架构规划和实现经验，并具备较强SDC 约束文件书写能力

• DFT /Synthesis/STA，三个流程至少精通一项

1. 有较强的责任心，良好的沟通能力和团队协作能力

北京奕斯伟智慧技术有限公司总部在北京，由多位行业资深的清华校友创立，基于创新架构和核心专利，专注研发前沿领域的高性能并行计算处理器和系统，加速深度学习，大数据处理和计算机视觉等应用，同时保持灵活统一的软件编程接口，支持主流深度学习框架和大数据处理平台。我们崇尚创新，鼓励团队协作，充分发挥每个人的非凡才能。作为我们充满活力的团队的一员，你将获得无与伦比的机会，开发新一代AI加速芯片和系统