北京招聘

As a result of the improvement in chip process, design scale and performance/power ratio expectation, physical design for digital chips have huge challenges on high frequency, low power, multiple application modes etc. Effective and high-quality implementation of building chips is the guarantee of the company’s competitiveness.

As an ASIC-PD engineer at NVIDIA, you'll be responsible for the stage from RTL frozen to tape out, include synthesis, formal verification, constraints definition, timing closure/sign off, study on the timing impact of process and related methodology work. You will face the biggest challenge based on the most advanced processes on building chips in the world.

RESPONSIBILITIES:

1. Chip integration and netlist generation

2. Synthesis

3. RTL/netlist quality check

4. Formal Verification

5. Constraints creation and validation, timing budget.

6. Work with ASIC team to analyze/resolve special timing issues.

7. Co-work with PR engineers to implement chip partitioning and floorplan

8. Work in conjunction with PR engineers to achieve timing closure for both partition and full chip level

9. Achieve special mode timing closure, such as io, test, clock, async etc.

10. Function eco creation

11. Develop and enhance entire timing closure flow from frontend (pre-layout) to backend (post-layout)

12. Flow automation development for above areas

13. Methodology in any of above areas.

MINIMUM REQUIREMENTS:

1. MS in EE or Microelectronics is preferred

2. Project experience in IC design implementation

3. Courses taken in circuit design, digital design

4. Hand-on experience in EDA software from Synopsys (DC/PT/Formality), Cadence (RC compiler/LEC) is preferred

5. Proficient user of Python or TCL is preferred

6. Fluent in English reading and writing

随着芯片工艺不断进步,设计规模的增大，对性能/功耗比期望的提高，数字芯片物理设计面临着高时钟，低功耗，多应用模式等巨大挑战。芯片的高效和高质量的物理实现是公司竞争力的保证。

作为NVIDIA的ASIC-PD工程师，你将负责从RTL冻结到流片这个阶段中综合，形式验证，约束文件制定，时序收敛以及相关方法学和工艺在时序方面影响的研究工作。在芯片实现方面，你将基于最先进的工艺面临最大的挑战。

工作职责: 

1. 芯片集成，网表生成

2. 综合，网表质量分析

3. 逻辑等价性验证

4. 约束文件的创建和验证, 产生底层模块时序约束

5. 与前端工程师一起分析解决时序问题

6. 与P&R工程师合作完成芯片物理模块划分

7. 芯片级和模块级时序分析和时序收敛

8. 特殊工作模式的时序分析和时序收敛， 如IO，TEST, CLOCK, ASYNC等

9. 产生功能ECO脚本

10. 以上领域流程的开发，维护和增强

11. 以上领域方法的研究

职位要求:

1. 电子工程、微电子或相关专业硕士生

2. 有芯片设计经验

3. 有相关课程背景：电路设计，数字电路

4. 有相关EDA工具使用经验者优先：Synopsys (DC/PT/Formality), Cadence (RC/LEC)

5. 具有脚本编写能力者优先：Python, TCL

6. 良好的英语交流能力

NVIDIA—AI计算公司中的领导者
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